فایل ورد کامل ترجمه مقاله مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری ۲۸ صفحه در word

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

 فایل ورد کامل ترجمه مقاله مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری ۲۸ صفحه در word دارای ۲۸ صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

لطفا نگران مطالب داخل فایل نباشید، مطالب داخل صفحات بسیار عالی و قابل درک برای شما می باشد، ما عالی بودن این فایل رو تضمین می کنیم.

فایل ورد فایل ورد کامل ترجمه مقاله مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری ۲۸ صفحه در word  کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه  و مراکز دولتی می باشد.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی فایل ورد کامل ترجمه مقاله مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری ۲۸ صفحه در word،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن فایل ورد کامل ترجمه مقاله مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری ۲۸ صفحه در word :

دانلود فایل ورد کامل ترجمه مقاله مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری ۲۸ صفحه در word
ترجمه در قالب فایل Word و قابل ویرایش میباشد
سال انتشار:۲۰۱۰
تعداد صفحه ترجمه:۱۳
تعداد صفحه فایل انگلیسی:۱۲

موضوع انگلیسی :New Subthreshold Concepts in 65nm CMOS Technology
موضوع فارسی:دانلود فایل ورد کامل ترجمه مقاله مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری ۲۸ صفحه در word
چکیده انگلیسی:Abstract
In this paper challenges observed in 65nm technology for
circuits utilizing subthreshold region operation are presented.
Different circuits are analyzed and simulated for ultra low
supply voltages to find the best topology for subthreshold
operation. To support the theoretical discussions different
topologies are analyzed and simulated. Various aspects of
flip-flop circuits are described in detail to study which
topology would be most suitable for ultra low supply voltage
and low-power applications. Simulation results show that the
power consumption decreases by at least 23% compared with
other flip-flops. Also, the setup time and the hold time are
improved.
چکیده فارسی:

در این مقاله، در مورد چالشهای مختلف کار در ناحیه زیرآستانه ای[۱] در مدارهای با فناوری CMOS 65 نانومتر، بحث می شود. مدارهای گوناگونی برای یافتن بهترین آرایش در ناحیه کاری زیرآستانه ای مورد بررسی قرار می گیرد و در کار با ولتاژهای تغذیه بسیار پایین شبیه سازی می گردد. برای پشتیبانی از مباحث نظری انجام شده، آرایشهای گوناگون مداری مورد آزمایش و شبیه سازی قرار می گیرد. جنبه های گوناگون مدارهای فلیپ فلاپ با جزییات تشریح می شود تا بهترین توپولوژی برای استفاده در ولتاژهای تغذیه بسیار پایین و کاربردهای بسیار کم توان بررسی شود. نتایج شبیه سازی نشان می دهد مصرف توان در مدارهای پیشنهادی این مقاله، مقایسه با دیگر فلیپ فلاپ ها حداقل ۲۳% کاهش می یابد. همچنین زمان راه اندازی[۲] و زمان نگهداری[۳] نیز بهبود می یابد.

[۱] Subthreshold Region

[۲] Setup time

[۳] Hold time