پاورپوینت کامل ترکیب ۱۵۹ اسلاید در PowerPoint

توجه : این فایل به صورت فایل power point (پاور پوینت) ارائه میگردد

 پاورپوینت کامل ترکیب ۱۵۹ اسلاید در PowerPoint دارای ۱۵۹ اسلاید می باشد و دارای تنظیمات کامل در PowerPoint می باشد و آماده ارائه یا چاپ است

شما با استفاده ازاین پاورپوینت میتوانید یک ارائه بسیارعالی و با شکوهی داشته باشید و همه حاضرین با اشتیاق به مطالب شما گوش خواهند داد.

لطفا نگران مطالب داخل پاورپوینت نباشید، مطالب داخل اسلاید ها بسیار ساده و قابل درک برای شما می باشد، ما عالی بودن این فایل رو تضمین می کنیم.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی پاورپوینت کامل ترکیب ۱۵۹ اسلاید در PowerPoint،به هیچ وجه بهم ریختگی وجود ندارد

---

بخشی از مطالب داخلی اسلاید ها

پاورپوینت کامل ترکیب ۱۵۹ اسلاید در PowerPoint

اسلاید ۴: مرتضی صاحب الزمانی ۴چرخه ی طراحی برای FPLDها مزایا: کوتاه شدن پروسه ی طراحی. نوآوری بیشتر (پروسه ی طراحی به مراحل بالاتر رفتاری منتقل می شود) (تشابه با زبانهای سطح بالا) Debug طرح بسیار آسانتر و سریعتر. مانند سیکل برنامه نویسی: تغییرات در طرح بسیار آسانتر.کامپایلاجرابرنامه نویسیویرایشکامپایلشبیه سازیورود طرحویرایشسنتزشبیه سازیویرایش

اسلاید ۵: مرتضی صاحب الزمانی ۵SynthesizabilityOnly a subset of VHDL is synthesizable Different Tools support different subsets records arrays of integers clock edge detection sensitivity list …

اسلاید ۶: مرتضی صاحب الزمانی ۶Different Language Support for Synthesis

اسلاید ۷: مرتضی صاحب الزمانی ۷How to DoMacrocells adder comparator Bus interface Constraints speed area power Optimizations boolean: mathematic gate: technological

اسلاید ۸: مرتضی صاحب الزمانی ۸Non-functional requirementsPerformance:Clock speed is generally a primary requirement.Usually expressed as a lower bound.Design cycle and Timing ClosureSize:Determines manufacturing cost.If your design doesn’t fit into one size FPGA, you must use the next larger FPGA.For very large designs: multi-FPGAs.Power/energy:Power/Energy related to battery life and heat.May have more cost:More expensive packaging to dissipate heat.More extreme measures (e.g. cooling fans).Many digital systems are power- or energy-limited.

اسلاید ۹: مرتضی صاحب الزمانی ۹Mapping into an FPGAMust choose the FPGA:Capacity.Pinout/package type.Maximum speed.

اسلاید ۱۰: مرتضی صاحب الزمانی ۱۰Synthesis Process in Practiceباوجود مکانیزمهای بهینه سازی، ممکن است بعد از سنتز، همه محدودیتها برآورده نشده باشند تکرار

اسلاید ۱۱: مرتضی صاحب الزمانی ۱۱Path delayCombinational network delay is measured over paths through network.Can trace a causality chain from inputs to worst-case output.

اسلاید ۱۲: مرتضی صاحب الزمانی ۱۲Path delay examplenetworkgraph model

اسلاید ۱۳: مرتضی صاحب الزمانی ۱۳Critical pathCritical path = path which creates longest delay.Can trace transitions which cause delays that are elements of the critical delay path.

اسلاید ۱۴: مرتضی صاحب الزمانی ۱۴Critical path through delay graph

اسلاید ۱۵: مرتضی صاحب الزمانی ۱۵Delay Paths in a design

اسلاید ۱۶: مرتضی صاحب الزمانی ۱۶False pathsLogic gates are not simple nodes—some input changes don’t cause output changes.A false path is a path which never happens due to Boolean gate conditions.False paths cause pessimistic delay estimates.

اسلاید ۱۷: مرتضی صاحب الزمانی ۱۷Placement and delayPlacement helps determine routing.Routing determines wire length.Wire length determines capacitive load.Capacitive load determines delay.

اسلاید ۱۸: مرتضی صاحب الزمانی ۱۸Example: Adder placement and delayN-bit adder: (optimal placement)++++

اسلاید ۱۹: مرتضی صاحب الزمانی ۱۹Bad placement and routingplacementroutingWith no delay constraints.

اسلاید ۲۰: مرتضی صاحب الزمانی ۲۰Bad placement and routingAdder has been distributed throughout the FPGA.I/O pins have been spread around the chip. P&R algorithms do not catch on to regularity.

اسلاید ۲۱: مرتضی صاحب الزمانی ۲۱Better placement and routingWith delay constraints. Better but far from optimal (less spread out horizontally but spread out vertically)

اسلاید ۲۲: مرتضی صاحب الزمانی ۲۲How to improveUse macros (optimized),Put constraints on the placement of objects,Hand place objects.Example: later.

اسلاید ۲۳: مرتضی صاحب الزمانی ۲۳Power Optimization

اسلاید ۲۴: مرتضی صاحب الزمانی ۲۴Power optimizationTransitions cause power consumption.Logic network design helps control power consumption:minimizing capacitance;eliminating unnecessary glitches.

اسلاید ۲۵: مرتضی صاحب الزمانی ۲۵Power optimizationLeakage in more advanced processes.Even when logic is idle.The only way: disconnect the power supply from the logic when not needed for some time.It generally takes a considerable period (larger than a clock period) to reconnect power and let the circuits stabilize.

اسلاید ۲۶: مرتضی صاحب الزمانی ۲۶Glitching exampleGate network:

اسلاید ۲۷: مرتضی صاحب الزمانی ۲۷Glitching example behaviorNOR gate produces 0 output at beginning and end:beginning: bottom input is 1;end: NAND output is 1;Difference in delay between application of primary inputs and generation of new NAND output causes glitch.

اسلاید ۲۸: مرتضی صاحب الزمانی ۲۸Adder Chain Glitchingbadgooda+bcda+ba+b+cc+da+ba+b+ca+b+c+d

اسلاید ۲۹: مرتضی صاحب الزمانی ۲۹ExplanationUnbalanced chain has signals arriving at different times at each adder.A glitch downstream propagates all the way upstream.Balanced tree introduces multiple glitches simultaneously, reducing total glitch activity.

اسلاید ۳۰: مرتضی صاحب الزمانی ۳۰Factorization for low powerProper factorization reduces glitching.badgoodacaca: High transition probability

اسلاید ۳۱: مرتضی صاحب الزمانی ۳۱Factorization techniquesIn example, a has high transition probability, b and c low probabilities.Reduce number of logic levels through which high-probability signals must travel in order to reduce propagation of glitches.

اسلاید ۳۲: مرتضی صاحب الزمانی ۳۲Example (ALU)ALU output is not used for every cycle If ALU inputs change, the energy is needlessly consumed

اسلاید ۳۳: مرتضی صاحب الزمانی ۳۳Example (ALU)Control Signal selects whether data is allowed to pass the logic or the previous value is held to avoid transitions.LogicDQDataControl

اسلاید ۳۴: مرتضی صاحب الزمانی ۳۴Layout for low powerPlace and route to minimize capacitance of nodes with high glitching activity.Feed back wiring capacitance values to power analysis for better estimates.

اسلاید ۳۵: مرتضی صاحب الزمانی ۳۵State assignment for low powerLater

اسلاید ۳۶: مرتضی صاحب الزمانی ۳۶Case Study16 x 16 multiplier example.

اسلاید ۳۷: مرتضی صاحب الزمانی ۳۷The FPGA design processXiliپاورپوینت کامل ترکیب ۱۵۹ اسلاید در PowerPoint ISE (Integrated Synthesis Environment)Translation from HDL.(Synthesis, Translation)Logic synthesis.(Mapping)Placement and routing.(Place and Route)Configuration generation.(Program File Generation)

اسلاید ۳۸: مرتضی صاحب الزمانی ۳۸Design experimentsSynthesize with no constraints.Synthesize with timing constraint.Tighten timing constraint.Synthesize with placement constraints.Power:Many tools don’t allow us to directly specify power consumption must rewrite our h/w description for better power consumption characteristics.

اسلاید ۳۹: مرتضی صاحب الزمانی ۳۹Post-translation simulation modelNo timing or area constraintsHDL model in terms of FPGA primitives.Example: X_LUT4 p12_Madd__n0015_Mxor_Result_Xo<1>1 ( .ADR0(x_7_IBUF), .ADR1(y_13_IBUF), .ADR2(c12[7]), .ADR3(row12[8]), .O(row13[7]) );

اسلاید ۴۰: مرتضی صاحب الزمانی ۴۰Mapping reportDesign Summary————–Number of errors: 0Number of warnings: 0Logic Utilization: Number of 4 input LUTs: 501 out of 1,024 48%Logic Distribution: Number of occupied Slices: 255 out of 512 49% Number of Slices containing only related logic: 255 out of 255 100% Number of Slices containing unrelated logic: 0 out of 255 0% *See NOTES below for an explanation of the effects of unrelated logicTotal Number 4 input LUTs: 501 out of 1,024 48% Number of bonded IOBs: 64 out of 92 69%Total equivalent gate count for design: 3,006Additional JTAG gate count for IOBs: 3,072Peak Memory Usage: 64 MB

اسلاید ۴۱: مرتضی صاحب الزمانی ۴۱Related vs. Unrelated Logic (Hidden)Related logic: logic that shares connectivity. Unrelated logic: logic that shares no connectivity.When assembling slices, mapper gives priority to combine logic that is related best results.Mapper will only begin packing unrelated logic into a slice once all of the slices are occupied.

اسلاید ۴۲: مرتضی صاحب الزمانی ۴۲Static timing analysis reportTiming constraint: TS_P2P = MAXDELAY FROM TIMEGRP PADS TO TIMEGRP PADS 99.999 uS ; 20135312 items analyzed, 0 timing errors detected. (0 setup errors, 0 hold errors) Maximum delay is 20.916ns.——————————————————————————–After Mapping: estimated delays (no information about interconnects)

اسلاید ۴۳: مرتضی صاحب الزمانی ۴۳Static timing report: delays along pathsData Sheet report:—————–All values displayed in nanoseconds (ns)Pad to Pad——————+———————-+———–+Source Pad |Destination Pad| Delay |——————+———————-+———–+x<0> |p<0> | 5.824|x<0> |p<10> | 10.675|x<0> |p<11> | 11.214|x<0> |p<12> | 11.753|

اسلاید ۴۴: مرتضی صاحب الزمانی ۴۴Routing reportPhase 1: 1975 unrouted; REAL time: 11 secs Phase 2: 1975 unrouted; REAL time: 11 secs Phase 3: 619 unrouted; REAL time: 12 secs Phase 4: 619 unrouted; (0) REAL time: 12 secs Phase 5: 619 unrouted; (0) REAL time: 12 secs Phase 6: 619 unrouted; (0) REAL time: 12 secs Phase 7: 0 unrouted; (0) REAL time: 12 secs The NUMBER OF SIGNALS NOT COMPLETELY ROUTED for this design is: 0REAL time: Routing algorithm run time.

اسلاید ۴۵: مرتضی صاحب الزمانی ۴۵Static timing after routingTiming constraint: TS_P2P = MAXDELAY FROM TIMEGRP PADS TO TIMEGRP PADS 99.999 uS ; 20135312 items analyzed, 0 timing errors detected. (0 setup errors, 0 hold errors) Maximum delay is 38.424ns.——————————————————————-(vs 20.916 ns in mapping report) Because of interconnect delays.

اسلاید ۴۶: مرتضی صاحب الزمانی ۴۶Timing constraintUse timing constraint editor:

اسلاید ۴۷: مرتضی صاحب الزمانی ۴۷Post-map static timing reportTiming constraint: TS_P2P = MAXDELAY FROM TIMEGRP PADS TO TIMEGRP PADS 32 nS ; 20135312 items analyzed, 0 timing errors detected. (0 setup errors, 0 hold errors) Maximum delay is 20.916ns.Pad to pad Hasn’t changed since this design has limited opportunities for logic synthesis to change delays by restructuring logic.

اسلاید ۴۸: مرتضی صاحب الزمانی ۴۸Post-routing static timing reportTiming constraint: TS_P2P = MAXDELAY FROM TIMEGRP PADS TO TIMEGRP PADS 32 nS ; 20135312 items analyzed, 0 timing errors detected. (0 setup errors, 0 hold errors) Maximum delay is 31.984ns.Tools generally try to meet the delay goal as closely as possible to minimize area.

اسلاید ۴۹: مرتضی صاحب الزمانی ۴۹Tighter timing constraintsTighten requirement to 25 ns.Post-place-route timing report:Timing constraint: TS_P2P = MAXDELAY FROM TIMEGRP PADS TO TIMEGRP PADS 25 nS ; 20135312 items analyzed, 11 timing errors detected. (11 setup errors, 0 hold errors) Maximum delay is 31.128ns.

اسلاید ۵۰: مرتضی صاحب الزمانی ۵۰Report on a violated pathSlack: -6.128ns (requirement – data path) Source: y<0> (PAD) Destination: p<30> (PAD) Requirement: 25.000ns Data Path Delay: 31.128ns (Levels of Logic = 31) Modify the logic and/or physical design to improve the delay.

اسلاید ۵۱: مرتضی صاحب الزمانی ۵۱Power reportPower summary: I(mA) P(mW)—————————————————————-Total estimated power consumption: 333 — Vccint 1.50V: 0 0 Vccaux 3.30V: 100 330 Vcco33 3.30V: 1 3 — Inputs: 0 0 Logic: 0 0 Outputs: Vcco33 0 0 Signals: 0 0 — Quiescent Vccaux 3.30V: 100 330 Quiescent Vcco33 3.30V: 1 3Thermal summary:—————————————————————- Estimated junction temperature: 36C Ambient temp: 25C Case temp: 35C Theta J-A: 34C/WHelps us determine whether we need additional cooling.

اسلاید ۵۲: مرتضی صاحب الزمانی ۵۲Improving areaFloorplanner window:Floorplanner View/edit placed designLEsChipfloorplanGreen rectangles: mapped components to CLBs

اسلاید ۵۳: مرتضی صاحب الزمانی ۵۳Rat’s nest wiringIf you click on a component in the deign hierarchy window, its rat’s nest is shown.

اسلاید ۵۴: مرتضی صاحب الزمانی ۵۴Routing editor viewFPGA Editor View/Edit Routed Design

اسلاید ۵۵: مرتضی صاحب الزمانی ۵۵Editing constraintsUse constraints editor to place constraints:This tool allws you to constrain the placement of logic as well as the assignment of chip I/Os to IOBs (e.g useful for PCB design)

اسلاید ۵۶: مرتضی صاحب الزمانی ۵۶Design browser pane

اسلاید ۵۷: مرتضی صاحب الزمانی ۵۷Drag and drop constraints

اسلاید ۵۸: مرتضی صاحب الزمانی ۵۸Change the shape of constraints

اسلاید ۵۹: مرتضی صاحب الزمانی ۵۹Full set of placement constraintsWe place the rows of the multiplier one below the other to create the row structure of the floorplan.

اسلاید ۶۰: مرتضی صاحب الزمانی ۶۰Placement results

اسلاید ۶۱: مرتضی صاحب الزمانی ۶۱New timing reportAfter placement constraints: 19742142 items analyzed, 0 timing errors detected. (0 setup errors, 0 hold errors) Maximum delay is 2pares to 31 ns for unconstrained placement.

اسلاید ۶۲: مرتضی صاحب الزمانی ۶۲Combinational Process: Sensitivity ListLibrary IEEE; use IEEE.Std_Logic_1164.all; entity IF_EXAMPLE is port (A, B, C, X : in std_ulogic_vector(3 downto 0); Z : out std_ulogic_vector(3 downto 0)); end IF_EXAMPLE; architecture A of IF_EXAMPLE is begin process (A, B, C, X) begin if ( X = 1110 ) then Z <= A; elsif (X = 0101) then Z <= B; else Z <= C; end if; end process; end A;

اسلاید ۶۳: مرتضی صاحب الزمانی ۶۳Combinational Process: Sensitivity Listprocess (A, B, SEL) begin if SEL = `1` then Z <= A; else Z <= B; end if; end process;If SEL is missing in the sensitivity list, what will the behavior (simulation) beSensitivity list is usually ignored during synthesis.Equivalent behavior of simulation model and hardware All signals which are read are entered into the sensitivity list. Complete if-statement for the synthesis of combinational logic.

اسلاید ۶۴: مرتضی صاحب الزمانی ۶۴Combinational Process: Incomplete AssignmentsLibrary IEEE; use IEEE.Std_Logic_1164.all; entity INCOMP_IF is port (A, B, SEL :in std_ulogic; Z : out std_ulogic); end INCOMP_IF; architecture RTL of INCOMP_IF is begin process (A, B, SEL) begin if SEL = `1` then Z <= A; end if; end process; end RTL;Latchی که هنگام SEL = ‘۱’ شفاف است (Transparent latch).هم احتمالاٌ ناخواسته است هم در مدارهای سنکرون FFها بهترند چون قبل از پایداری مدار ترکیبی از مقادیر سیگنالهای میانی غیر مجاز جلوگیری می کند.What is the value of Z, if SEL = `0` What hardware would be generated during synthesis

اسلاید ۶۵: مرتضی صاحب الزمانی ۶۵Modeling of Flip-FlopsLibrary IEEE; use IEEE.Std_Logic_1164.all; entity FLOP is port (D, CLK : in std_ulogic; Q : out std_ulogic); end FLOP; architecture A of FLOP is begin process begin wait until CLK`event and CLK=`1`; Q <= D; end process; end A;

اسلاید ۶۶: مرتضی صاحب الزمانی ۶۶Description of Rising Clock Edge for SynthesisStandard for synthesis: IEEE 1076.6… if condition RISING_EDGE ( clock_signal_ name) (not always supported) clock_signal_ nameEVENT and clock_signal _name=1 clock_signal _name=1 and clock_signal_ nameEVENT not clock_signal_ nameSTABLE and clock_signal_ name=1 clock_signal _name=1 and not clock_signal_ nameSTABLEسنتزکننده ها معمولاً لیست حساسیت را نادیده می گیرند.همه ی waitها را هم پشتیبانی نمی کنند. برای عناصرحافظه: if یا wait until به صورت خاص

اسلاید ۶۷: مرتضی صاحب الزمانی ۶۷Description of Rising Clock Edge for Synthesis… wait until condition RISING_EDGE ( clock_signal_ name) clock_signal_ nameEVENT and clock_signal _name=1 clock_signal _name=1 and clock_signal_ nameEVENT not clock_signal_ nameSTABLE and clock_signal_ name=1 clock_signal _name=1 and not clock_signal_ nameSTABLE clock_signal _name=1IEEE 1076.6 is not yet fully supported by all tools

اسلاید ۶۸: مرتضی صاحب الزمانی ۶۸Description of Rising Clock Edge for SynthesisIn Std_Logic_1164 packageprocess begin wait until RISING_EDGE(CLK); Q <= D; end process;function RISING_EDGE (signal CLK : std_ulogic) return boolean is begin if ( CLK`event and CLK =`1` and CLK`last_value=`0`) then return true; else return false; end if; end RISING_EDGE;

اسلاید ۶۹: مرتضی صاحب الزمانی ۶۹Gated ClockDesigners avoid using gated clocks because of problematic timing behavior of the circuit (adds skew).Low power designs deliberately disable clocks to reduce or eliminate power waste by useless switching of transistors.process begin wait until RISING_EDGE(CLK); i