فایل ورد کامل تحلیل جمع کننده کم مصرف، پرسرعت و با فضای کارآمد

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل تحلیل جمع کننده کم مصرف، پرسرعت و با فضای کارآمد،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۲۲ صفحه

در علم الکترونیک، جمع کننده مداری دیجیتال است که عمل جمع کردن اعداد را انجام می‌دهد. برای انجام عملیات حسابی سریع، جمع کننده گزینش رقم نقلی (CSLA) یکی از سریع‌ترین جمع کننده‌هایی است که در بسیاری از پردازنده‌های پردازش داده استفاده می‌شود. ساختار CSLA طوری است که جای بیشتری برای کاهش فضا، تأخیر و مصرف برق دارد. اصلاح سطح گیت ساده و کارآمد به منظور کاهش فضا، تأخیر و برق مصرفی CSLA بکار می‌رود. براساس این اصلاحات، معماری‌های ۸، ۱۶، ۳۲ و ۶۴ بیت CSLA طراحی شده و مقایسه می‌شوند. در این مقاله، CSLA معمولی با جمع کننده گزینش رقم نقلی اصلاح شده (MCSLA)،CSLA ریشه مجذور منظم (SQRT CSLA)، SQRT CSLA اصلاح شده و SQRT CSLA پیشنهادی از حیث فضا، تأخیر و مصرف برق مقایسه می‌شود. تحلیل نتایج نشان می‌دهند که این ساختار پیشنهادی بهتر از CSLA معمولی است.

کلیدواژه‌ها: جمع کننده | جمع کننده گزینش رقم نقلی (CSLA) | CSLA اصلاح شده (MCSLA) | CSLA ریشه مجذور (SQRT CSLA) | پردازنده‌های پردازش داده

عنوان انگلیسی:

Analysis of Low Power, Area- Efficient and High Speed Fast Adder

~~en~~ writers :

Pallavi Saxena, Urvashi Purohit, Priyanka Joshi

In electronics, adder is a digital circuit that performs addition of numbers. To perform fast arithmetic operations,
carry select adder (CSLA) is one of the fastest adders used in many data- processing processors. The structure of CSLA is
such that there is further scope of reducing the area, delay and power consumption. Simple and efficient gate – level
modification is used in order to reduce the area, delay and power of CSLA. Based on the modifications, 8-bit, 16-bit, 32-bit
and 64-bit architectures of CSLA are designed and compared. In this paper, conventional CSLA is compared with Modified
Carry select adder (MCSLA), Regular Square Root CSLA (SQRT CSLA), Modified SQRT CSLA and Proposed SQRT
CSLA in terms of area, delay and power consumption. The result analysis shows that the proposed structure is better than
the conventional CSLA.

Keywords: Adder | Carry select Adder (CSLA) | Modified CSLA (MCSLA) | Square Root CSLA (SQRT CSLA) | Data rocessing processors.

$$en!!