فایل ورد کامل جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی با سطحی کارآمد برای کاربردهایی با توان پایین

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی با سطحی کارآمد برای کاربردهایی با توان پایین،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۱۴ صفحه

۱ نتیجه گیری
در این مقاله، ما جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی را که دارای تنها یک بلوک محاسبه رقم نقلی و یک مدار تک جمعی اصلاح شده بجای یک ساختار جمع کننده دوگانه رقم نقلی است معرفی کردیم. گسترش پیش رونده سایزهای بلوک RCA برای محاسبات بموقع بااستفاده از مدل تأخیر گیت بهینه سازی شده است. یک مدار کامل پیچیدگی منطقی و استهلاک انرژی کمتری نشان داده شده و هیچ کاهش سرعتی در آن دیده نمی‌شود. مقایسه خوبی بین CSL تک جمعی و CSL مرسوم از حیث معیارهای برق مصرفی و تأخیر انجام گردید. تعداد ترانزیستورهای بکار رفته در هر مدار نیز لحاظ شده است. کلیه اینها در کلیه نتایج شبیه سازی نشان می‌دهند که جمع کننده گزینش رقم نقلی ریشه توان دوم پیشنهادی ما به سبب داشتن کمترین تعداد ترانزیستور و کمترین حاصلضرب برق مصرفی-تأخیر و فضا-تأخیر نسبت به CSL های دیگر برتری دارد.

عنوان انگلیسی:An Area Efficient 64-bit Square Root Carry-select Adder for Low Power Applications~~en~~

V. CONCLUSION

In this paper, we have presented a 64-bit square root carry-select adder with only one carry evaluation block and one modified add-one circuit instead of a dual ripple-carry adder structure. Progressively expanding RCA block sizes has been optimized for just in time computation using gate delay model. A new add-one circuit with less transistor count is proposed. The complete circuit exhibits low logic complexity and reduced power dissipation with no degradation to speed. A fair comparison was made among all competitive add-one based CSL and conventional CSL in terms of power and delay metrics. The number of transistors used in each circuit is also accounted. All in all, the simulation result indicates that our proposed square root carry-select adder outperforms all the other CSLs with minimal number of transistors and the least power-delay and area-delay products.

$$en!!