فایل ورد کامل معماری جمع کننده ترکیبی با بازدهی انرژی بالا

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل معماری جمع کننده ترکیبی با بازدهی انرژی بالا،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۱۸ صفحه

۵ نتایج تجربی
افزاینده های ترکیبی ۳۲۶۴ و ۱۲۸ بیتی که ۵۰۰ مگاهرتز و ۱ گیگاهرتز را قرار میدهند، اجرا شده اند. آنها با افزاینده های کم قدرت تولید شده توسط ابزار Synopsys Design Compiler EDA، که به طور گسترده ای توسط صنعت مورد استفاده قرار گرفتند[۱۷] مقایسه شدند. دیگر افزاینده ها برای ارجاع طراحی شده اند. ما از افزاینده های carry-skip و Kogge-Stone استفاده کردیم، همانطور که در شکل [۹] نشان داده شده است در فناوری ۱۳۰ نانومتر و ساعت ۱ گیگاهرتز فرکانس انرژی کارآمد اند.
هیبرید افزاینده های carry-skip و Kogge–Ston با یک جریان طراحی نیمه سفارشی، با استفاده از یک کتابخانه سلولی استاندارد CMOS از منطق Virage، طراحی شده در فناوری IBM 65nm اجرا شد.سلول pass-gate در شکل ۲ در گوشه ای معمولی طراحی و توصیف شد و سپس به کتابخانه سلول اضافه شد. استفاده از pass-gate ها قدرت آنها در طراحی مدارهای اضافه کم انرژی در [۱۸] مورد بحث قرار گرفته است. طرح و نقشه آن در شکل ۱۱ نشان داده شده است.

عنوان انگلیسی:Energy efficient hybrid adder architecture~~en~~

۵ Experimental results

Hybrid adders of 32, 64 and 128 bits, targeting 500 MHz and 1 GHz, have been implemented. Those were compared with low-power adders generated by Synopsys Design Compiler EDA tool, widely used by industry [17]. Other adders have been designed for reference. We used carry-skip and Kogge–Stone adders, shown in [9] being energy efficient at 130 nm technology and 1 GHz clock frequency. The Design Compiler selects the best adder architecture and the size of its underlying logic cells, such that the resulting circuits meet the target clock cycle with minimum power (and hence energy). The hybrid, carry-skip and Kogge–Stone adders were implemented with a semi-custom design flow, using a standard CMOS cell library of Virage Logic, designed in IBM 65 nm technology. The pass-gate cell in Fig. 2 was designed and characterized in the typical corner, and then appended to the cell library. The usage of pass-gates and their robustness in the design of low-energy addition circuits has been discussed in [18]. Its schematics and layout are shown in Fig. 11.

$$en!!