فایل ورد کامل تاثیر و توجیه کاهش دیواره درین القا شده بر روی MOSFET 100 نانومتری با دی الکتریک های گیت K

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل تاثیر و توجیه کاهش دیواره درین القا شده بر روی MOSFET 100 نانومتری با دی الکتریک های گیت K،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۰ صفحه

۱- مقدمه
اندازه MOSFET، به ۱۰۰ نانومتر کاهش می یابد این ضخامت سیلیسیم اکسید می تواند برای حفظ ظرفیت محرک جریان کارامد کاهش یابد. با این حال، وقتی ضخامت سیلیسم اکسید نازک تر از ۱۵ نانومتر باشد، جریان تونل بندی مستقیم به طور قابل توجهی افزایش می یابد که به یک عامل محدود کننده اصلی در فناوری نیمه هادی مکمل CMOS می شود. مواد با K بالا به عنوان دی الکتریک های جایکزین یا متناوب به طور قابل توجهی مطالعه شده اند و دارای ضخامت فیزیکی زیادی برای پیش گیری از تونل بندی مستقیم هستند. متاسفانه، اثر جانبی موسوم به کاهش دیواره درین القا شده (FIBL) به یک تهدید جدی برای اطمینان پذیری تبدیل شده است به خصوص زمانی که ضخامت دی الکتریک گیت قابل مقایسه با طول کانال باشد. با افزایش ضخامت فیزیکی گیت دی الکتریک، خطوط میدان الکتریکی از انتهای الکترود گرفته شده و در منبع و منطقه درین افزایش می یابند. این خطوط الکتریکی تشکیل یک میدان الکتریکی می دهند که در درین نشات می گیرند. و به درون کانال از طریق دی الکتریک با K بالا نفود گرده و موجب مهار ارتفاع مانع از منبع به کانال می شود. این منجر به یک ولتاژ با استانه پایین تر، پیچش استانه و افزایش جریان می شود. در این مقاله جریان فوق برای بررسی تغییرات دستگاه ها با دی الکتریک های باگیت بالا استفاده می شود.
برخی از تحقیقات برای درک اثر کاهش دیواره درین القا شده(FIBL بر روی دستگاه و عملکرد جریان و مدار MOTSEF با دی الکتریک های با گیت بالا انجام شدند. کاهش دیواره درین القا شده(FIBL با استفاده از ساختار های مختلف نظیر ضخامت اکسید موثر،طول گیت، عمق اتصال و عرض اسپیسر بررسی می شود. با این حال این مطالعات به بررسی و توضیح مکانیسم فیزیکی اثر FIBL نپرداخته اند. ماهوترا و همکاران یک تئوری فاصله الکتریکی را برای توصیف FIBL ارایه کرده اند با این حال اثر اسپیسر بر روی ویژگی های دستگاه در نظر گرفته نشده است. در این مقاله تاثیرکاهش دیواره درین القا شده(FIBL) در MOSFET 100 نانومتری با دی الکتریک های گیت با K بالا با استفاده از دو شبیه ساز دستگاه دو بعدی بررسی می شود. یک تئوری خازن معادل برای توضیح مکانیسم های فیزیکی اثر کاهش دیواره درین القا شده(FIBL) مورد استفاده قرار گرفت. بر اساس تئوری خازن معادل، اثرات طول کانال، عمق اتصال، طول هم پوشانی درین دوپ شده سبک و گیت، مواد اسپیسر و عرض اسپیسر بر روی کاهش دیواره درین القا شده(FIBL) به طور کامل بررسی می شود. دی الکتریک گیت استک برای مهار اثر کاهش دیواره درین القا شده(FIBL) ارایه شده است.

۵- نتیجه گیری
تاثیر کاهش دیواره درین القا شده(FIBL) در MOSFET 100 نانومتری با دی الکتریک های گیت با K بالا با استفاده از دو شبیه ساز دستگاه دو بعدی بررسی می شود. یک تئوری خازن معادل برای توضیح مکانیسم های فیزیکی اثر کاهش دیواره درین القا شده(FIBL) مورد استفاده قرار گرفت. بر اساس تئوری خازن معادل، اثرات طول کانال، عمق اتصال، طول هم پوشانی درین دوپ شده سبک و گیت، مواد اسپیسر و عرض اسپیسر بر روی کاهش دیواره درین القا شده(FIBL) به طور کامل بررسی می شود. دی الکتریک گیت استک برای مهار اثر کاهش دیواره درین القا شده(FIBL) ارایه شده است. دی الکتریک گیت موجب مهار اثر فیبلمیشود به خصوص این که با گذر دهی لایه انتهایی بیشتر از لایه فوقانی مهار می شود.

عنوان انگلیسی:The influence and explanation of fringing-induced barrier lowering on sub-100 nm MOSFETs with high-k gate dielectrics~~en~~

۱ Introduction

As MOSFET size continues to scale down to sub100 nm, the thickness of SiO2 is reduced to keep a sufficient current driving capability. However, when the thickness of SiO2 is thinner than 1.5 nm, the direct tunneling current increases dramatically, which becomes a main limiting factor in complementary metal oxide semiconductor (CMOS) technology.[1] High-k materials as alternative dielectrics are widely studied, and have larger physical thicknesses to prevent direct tunneling.[2] Unfortunately, a side effect called fringing-induced barrier lowering (FIBL) becomes a serious threat to reliability when the thickness of the gate dielectric is comparable to the channel length.[3] With the increase in the physical thickness of the gate dielectric, the electric field lines originating from the bottom of the gate electrode and terminating on the source and drain region increase.[4] These electric lines form an electrical field originating at the drain, penetrating into the channel through the high-k dielectric and suppressing the barrier height from the source to the channel.[5] This causes lower threshold voltage, worse sub-threshold swing and increased off-state current.[6] In this paper, the off-state current is used to characterize the degradation of devices with high-k gate dielectrics. Some research has been conducted to understand the effect of FIBL on the device and circuit performances of MOSFETs with high-k gate dielectrics.[710] FIBL is investigated using different device structures, such as the effective oxide thickness, the gate length, the junction depth, and the spacer width. However, these studies have not explained the physical mechanism of the FIBL effect thoroughly. Mohaoatra et al. [11] proposed an equivalent electrical distance theory to describe the FIBL effect, but the influence of the spacer on the device characteristics has not been included. In the present paper, an equivalent capacitance theory is proposed to explain the physics mechanism of MOSFETs with high-k gate dielectrics. For the first time, the equivalent capacitance is used to describe the influence of the FIBL effect. By analysing the factors affecting the capacitance, the physics behind the FIBL effect can be explained. The influence of structure parameters on FIBL is investigated using the two-dimensional device simulator ISE–TCAD. The effect of the gate dielectric stack on device performance is also presented.

۵ Conclusion

A comprehensive analysis of FIBL in sub-100 nm MOSFETs with high-k gate dielectrics is investigated using two-dimensional numerical simulations. An equivalent coupling capacitance theory is proposed, which gives better insight into the physics of the FIBL phenomenon. The coupling effect of the drain electrode on the channel through different kinds of paths enhances the FIBL effect and induces a large off-state current, which can be controlled by combining a lowk spacer, short spacer width, low junction depth and small gate/LDD overlap length. The stack gate dielectric is shown to suppress the FIBL effect, in particular when the permittivity of the bottom layer is smaller than that of the top layer.

$$en!!