فایل ورد کامل یک ADC سابرنجینگ درون یابی شده ۶ بیتی، GS/s 1 و ۹?۹ میلی واتی در CMOS 65 نانومتری

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل یک ADC سابرنجینگ درون یابی شده ۶ بیتی، GS/s 1 و ۹?۹ میلی واتی در CMOS 65 نانومتری،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۲۴ صفحه

چکیده

یک مبدل آنالوگ به دیجیتال (ADC) سابرنجینگ ۶ بیتی، GS/s 1 پیاده شده در CMOS 65 نانومتری توسعه داده شد. از مبدل دیجیتال به آنالوگ با خازن (CDAC) مشابه برای نمونه برداری از سیگنال های آنالوگ و در نتیجه از بین بردن خطاهای بین تصمیمات درشت و ظریف که هنگام کاربرد دو نمونه‌بردار مختلف برای گرفتن سیگنال رخ می دهد، استفاده گردید. هر دو تصمیم گیری از مقایسه‌گرهای یکسانی استفاده نموده، و از یک مدار کالیبراسیون دیجیتالی برای جبران خطاهای موجود در سطوح آستانه مختلف برای دو تصمیم گیری استفاده شد. این کالیبراسیون منجر به از بین بردن مقایسه‌گرهای اضافی و در نتیجه کاهش سطح می گردد. ژنراتورهای ولتاژ مرجع که با استفاده از نردبان های مقاومت در ADC سابرنجینگ معمولی پیاده می شوند، به لطف استفاده از CDAC همراه با درون‌یابی در مقایسه‌گرها حذف می گردند. این امر منجر به حل و فصل دو مشکل مربوط به نردبان مقاومت یعنی: موازنه بین زمان نشست و مصرف جریان استاتیک و سیگنال وابسته به مقاومت سوئیچ های متصل به گره های پتانسیل میانی می گردد. یک تراشه آزمون ساخته شده با فناوری CMOS 65 نانومتری در GS/s 1 و با SNDR (نسبت سیگنال به نویز) معادل ۳۲۸ دسی بل کار می کند. سطح فعال آن ۰۰۴۴ میلی متر مربع بوده و مصرف برق آن ۹۹ میلی وات و با ولتاژ تغذیه ۱۱ ولت می باشد.

V- نتیجه گیری

یک معماری سابرنجینگ پیشرفته برای مقابله با مسائل ناشی از زمان نشست ولتاژهای مرجع و سوئیچ متصل به گره های پتانسیل میانی در سابرنجینگ ADC پیشنهاد شد. در این معماری ADC، ژنراتور با ولتاژ مرجع و سوئیچ های همراه آن با استفاده از CDAC حذف شده و سطح آستانه مقایسه‌گرها به صورت دیجیتالی با استفاده از درون‌یابی فعال کنترل گردید. افزون بر این، برای کاهش سطح ADC و خطای نمونه برداری، از مجموعه مقایسه‌گرهای یکسانی (هیچ مقایسه‌گر اضافی وجود نداشت) برای تصمیمات درشت و ظریف استفاده گردیده است. برای تحقق بخشیدن به این معماری، کدهای کنترل آستانه مختلفی برای تصمیمات درشت و ظریف به ازای هر مقایسه‌گر عرضه شد. یک مدار کنترل دیجیتالی کمکی با ایجاد یک ولتاژ اسمی با CDAC به کد کنترل آستانه مخصوص تصمیم درشت دست می یابد. کد مخصوص تصمیم گیری ظریف بر اساس محاسبه دیجیتالی و با استفاده از کد درشت به جای استفاده از یک DAC با وضوح بالا به دست می آید، و کلیه کالیبراسیون ها معمولاً رو تراشه ای انجام می شوند.

عنوان انگلیسی:A 6-bit, 1-GS/s, 9.9-mW, Interpolated Subranging ADC in 65-nm CMOS~~en~~

Abstract

A 6-bit, 1-GS/s subranging analog-to-digital converter (ADC) implemented in 65-nm CMOS is developed. The same capacitor DACs (CDACs) are used to sample the analog signals, thereby eliminating the errors between the coarse and fine decisions that occur when two different samplers are used to capture the signal. Both decisions use the same comparators, and a digitally assisted calibration circuit compensates for the errors in the different threshold levels used for the two decisions. This calibration eliminates redundant comparators, and thus, reduces the area. Reference voltages generators, which are implemented using resistor ladders in conventional subranging ADCs, are eliminated thanks to the use of the CDACs together with interpolation in the comparators. This solves two problems related to the resistor ladder, namely, the trade-off between the settling time and the static-current consumption and signal dependent on-resistance of switches connected to intermediate potential nodes. A test chip fabricated in 65-nm CMOS technology operates at 1 GS/s with SNDR of 32.8 dB. Its active area is 0.044 mm 2 , and its power consumption is 9.9 mW at a 1.1-V supply voltage.

V- CONCLUDING REMARKS

An improved subranging architecture was proposed to deal with issues caused by the settling time of the reference voltages and switches connected to intermediate potential nodes in subranging ADCs. In this ADC architecture, the reference-voltage generator and its accompanying switches are eliminated by the use of CDACs and the comparators’ threshold level is digitally controlled by means of active interpolation. In addition, to reduce the area of the ADC and sampling error, the same set of comparators (there are no redundant comparators) is used for the coarse and fine decisions. To realize this architecture, different threshold-control codes for the coarse and fine decisions are supplied to each comparator. A digitally assisted control circuit obtains the threshold-control code for the coarse decision by generating an nominal voltage with the CDACs. The code for the fine decision is obtained by digital calculation using the coarse code rather than by using a high-resolution DAC, and all the calibrations are done on-chip.

$$en!!