فایل ورد کامل پیاده سازی ضرب کننده ۴×۴ Vedic با استفاده از جمع کننده ذخیره رقم نقلی در ماشین های خودکار سلولی نقطه کوانتومی

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل پیاده سازی ضرب کننده ۴×۴ Vedic با استفاده از جمع کننده ذخیره رقم نقلی در ماشین های خودکار سلولی نقطه کوانتومی،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۱۷ صفحه

۵- نتیجه شبیه سازی و مقایسه ها
شبیه سازی با استفاده از ابزار طراحی QCA انجام شده است [۸]. در این طرح پیشنهادی، عبور سیم چند لایه و ماکسیمم تعداد ۱۵ سلول در زون ساعت استفاده می شود. همچنین مقدار پیش فرض ابعاد سلول انتخاب می شود (۱۸nm x 18nm با قطر ۵nm و فاصله مرکز تا مرکز ۲۰nm) و ماشین بردار همبستگی (با استفاده از روش اویلر و مرتبه شبیه سازی تصادفی) برای شبیه سازی استفاده می شود. طرح ضرب کننده ۴ بیتی بر اساس ریاضیات Vedic در شکل ۱۴ نشان داده شده است و نتیجه خروجی شبیه سازی در شکل ۱۳ نشان داده شده است. نتایج شبیه سازی با ضرب کننده قبلی مقایسه می شود با توجه به تعداد سلول، تاخیر، بازده و مساحت در جدول ۱ خلاصه شده است. ضرب کننده ۴×۴ Vedic دارای تاخیر سیکل ساعت ۴۲۵ ، ۱۹۵۵ سلول و حاصل Area-Delay ، ۸۹۶ است، که در مقاسه با ضرب کننده قبلی کمتر است [۴و۹].

عنوان انگلیسی:Implementation of 4×4 Vedic Multiplier using Carry Save Adder in Quantum-Dot Cellular Automata~~en~~

V. SIMULATION RESULT AND COMPARISIONS

The simulations were carried out using QCA Designer tool [8]. In this proposed design, multilayer wire crossing and a maximum number of 15 cells per clock zone are used. Also the default value of cell dimension is chosen (18nm x 18nm with 5 nm diameter and center to center distance is 20nm) and the Coherence vector engine (using Euler method and Randomize simulation order) is used for the simulation. The layout of the 4-bit multiplier based on Vedic mathematics is shown in Fig. 14 and the output result of the simulation is shown in Fig. 13. The simulation results are compared with the previous multiplier with respect to cell count, delay, throughput and area are summarized in Table I. The proposed 4×4 Vedic Multiplier has 4.25 clock cycle delay, 1955 cell count and Area-Delay product is 8.96, which are less in comparison with the previous multipliers [4, 9].

$$en!!