فایل ورد کامل معماری حافظه پنهان کوانتومی تک شار

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل معماری حافظه پنهان کوانتومی تک شار،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۸ صفحه

III . ارزیابی
ما در این بخش , به بررسی زمان دسترسی , مصرف برق و زمینه ی معماری پیشنهادی می پردازیم. ما نتایج را با حافظه ی ثبات تغییر SFQ به منظور آشکار ساختن اثر بخشی روش خود , مقایسه می کنیم. تصور ما این است که اندازه ی حافظه ی پنهان مورد ارزیابی , ۱۶ کیلو بیت است. در این مورد , فهرست ۸ بیت و tag 22 بیت می باشد. تعداد ورودی ها ۲۵۶ تاست. شکل ۳ , تبادلات بین زمان دسترسی و مصرف برق را در زمان تغییر تعداد زیر آرایه ها نشان می دهد. یک نقطه ی مهم با توجه به زمان دسترسی و مصرف انرژی وجود دارد.
مطابق شکل ۳ , ما به ارزیابی حافظه ی پنهان ثبات تغییر زیر آرایه می پردازیم. در ارزیابی ما , می توان مدل های زیر را معرفی کرد. زمان دسترسی توسط تساوی ۱ ارائه می گردد :

عنوان انگلیسی:Single-Flux-Quantum Cache Memory Architecture~~en~~

III. EVALUATION

In this section, we evaluate the access time, power consumption, and area of proposed architecture. We compare the results with existing SFQ shift register memory to unveil the effectiveness of our approach. We assume that the cache size of evaluation target is 16 Kbits. In this case, the index is 8 bits and the tag is 22 bits. The number of entries is 256. Fig. 3 shows the trade-off between access time and power consumption in changing the number of sub arrays. There is a sweet spot considering both of access time and power consumption. According to Fig. 3, we evaluate 32 sub-arrayed shift register cache. In our evaluation, the following models are introduced. Access time is given by Equation 1,

$$en!!