پاورپوینت کامل داده های چند مرحله ای ۳۴ اسلاید در PowerPoint

توجه : این فایل به صورت فایل power point (پاور پوینت) ارائه میگردد

 پاورپوینت کامل داده های چند مرحله ای ۳۴ اسلاید در PowerPoint دارای ۳۴ اسلاید می باشد و دارای تنظیمات کامل در PowerPoint می باشد و آماده ارائه یا چاپ است

شما با استفاده ازاین پاورپوینت میتوانید یک ارائه بسیارعالی و با شکوهی داشته باشید و همه حاضرین با اشتیاق به مطالب شما گوش خواهند داد.

لطفا نگران مطالب داخل پاورپوینت نباشید، مطالب داخل اسلاید ها بسیار ساده و قابل درک برای شما می باشد، ما عالی بودن این فایل رو تضمین می کنیم.

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی پاورپوینت کامل داده های چند مرحله ای ۳۴ اسلاید در PowerPoint،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از مطالب داخلی اسلاید ها

پاورپوینت کامل داده های چند مرحله ای ۳۴ اسلاید در PowerPoint

اسلاید ۴: نگرش Multicycle Datapathهر دستور به تعدادی مرحله کوچکتر تقسیم شده و هر یک از این مراحل در یک کلاک اجرا میشوند. بدین ترتیب برای اجرای هر دستور به تعدادی کلاک کوچک تر نیاز خواهیم داشت.مراحل طوری انتخاب میشوند که کار انجام گرفته در آنها متعادل باشد.در هر مرحله فقط از یکی از بلوک های سخت افزاری اصلی استفاده میشود.هر دستور تعداد متفاوتی کلاک لازم دارد.فقط به یک حافظه نیاز دارد. البته در هر سیکل فقط میتوان یکبار به حافظه دسترسی داشت.فقط به یک ALU/adder نیاز دارد. البته در هر سیکل بیش از یکبار از ALU نمیتوان استفاده نمود.۴

اسلاید ۵: در این معماری مقادیری که در سیکلهای بعدی دستور مورد نیاز هستند در رجیسترهائی ذخیره میشوند. در نتیجه باید اجزای زیر به معماری افزوده شوند:IR – Instruction RegisterMDR – Memory Data RegisterA, B – regfile read data registersALUout – ALU output registerنگرش Multicycle Datapath AddressRead Data(Instr. or Data)MemoryPCWrite DataRead Addr 1Read Addr 2Write AddrRegisterFileRead Data 1Read Data 2ALUWrite DataIRMDRABALUout5

اسلاید ۶: Our new adder setupWe can eliminate both extra adders in a multicycle datapath, and instead use just one ALU, with multiplexers to select the proper inputs.A 2-to-1 mux ALUSrcA sets the first ALU input to be the PC or a register.A 4-to-1 mux ALUSrcB selects the second ALU input from among: the register file (for arithmetic operations),a constant 4 (to increment the PC),a sign-extended constant (for effective addresses), anda sign-extended and shifted constant (for branch targets).This permits a single ALU to perform all of the necessary functions.Arithmetic operations on two register operands.Incrementingputing effective addresses for lw and sw.Adding a sign-extended, shifted offset to (PC + 4) for branches.6

اسلاید ۷: The multicycle adder setup highlightedResultZeroALUALUOp0Mux1ALUSrcA0123ALUSrcBReadregister 1Readregister 2WriteregisterWritedataReaddata 2Readdata 1RegistersRegWriteSignextendShiftleft 2PC40Mux1 RegDst0Mux1 MemToReg0Mux1IorDAddressMemoryMemDataWritedataMemReadMemWritePCWrite7

اسلاید ۸: Eliminating a memorySimilarly, we can get by with one unified memory, which will store both program instructions and data. (a Princeton architecture)This memory is used in both the instruction fetch and data access stages, and the address could come from either:the PC register (when we’re fetching an instruction), orthe ALU output (for the effective address of a lw or sw).We add another 2-to-1 mux, IorD, to decide whether the memory is being accessed for instructions or for data.8

اسلاید ۹: The new memory setup highlightedResultZeroALUALUOp0Mux1ALUSrcA0123ALUSrcBReadregister 1Readregister 2WriteregisterWritedataReaddata 2Readdata 1RegistersRegWriteSignextendShiftleft 2PC40Mux1 RegDst0Mux1 MemToReg0Mux1IorDAddressMemoryMemDataWritedataMemReadMemWritePCWrite9

اسلاید ۱۰: Intermediate registersSometimes we need the output of a functional unit in a later clock cycle during the execution of one instruction.The instruction word fetched in stage 1 determines the destination of the register write in stage 5.The ALU result for an address computation in stage 3 is needed as the memory address for lw or sw in stage 4.These outputs will have to be stored in intermediate registers for future use. Otherwise they would probably be lost by the next clock cycle.The instruction read in stage 1 is saved in Instruction register.Register file outputs from stage 2 are saved in registers A and B.The ALU output will be stored in a register ALUOut.Any data fetched from memory in stage 4 is kept in the Memory data register, also called MDR.10

اسلاید ۱۱: The final multicycle datapathResultZeroALUALUOp0Mux1ALUSrcA0123ALUSrcBReadregister 1Readregister 2WriteregisterWritedataReaddata 2Readdata 1RegistersRegWriteAddressMemoryMemDataWritedataSignextendShiftleft 20Mux1PCSourcePCA4[31-26][25-21][20-16][15-11][15-0]InstructionregisterMemorydataregister IRWrite0