فایل ورد کامل رویکردی نوین برای کاهش توان نشتی در فناوری های ژرف زیرمیکرون (Deep Submicron) در مدارهای CMOS VLSI

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل رویکردی نوین برای کاهش توان نشتی در فناوری های ژرف زیرمیکرون (Deep Submicron) در مدارهای CMOS VLSI،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۲۴ صفحه

جریان های نشتی به دلیل یکپارچه سازی سریع صنایع نیمه هادی با کاستن از اندازه ی ترانزیستورها، یکی از دغدغه های اصلی در فناوری ژرف زیرمیکرون (DSM) هستند. پارامترهای بسیاری همچون ولتاژ آستانه، ضخامت اکسید، طول کانال و ولتاژ تغذیه (Vdd) با کوچک شدن فناوری، مقادیر کمتری یافته اند تا مصرف توان همچنان تحت کنترل باشد. در نتیجه، ولتاژ آستانه ی ترانزیستور (Vth) نیز کوچک شده است تا ظرفیت جریان درایو حفظ شده و در هنگام کاهش گره فناوری به بهبود عملکرد دست یابیم. با اینحال کاهش ولتاژ آستانه موجب افزایش جریان زیر آستانه به صورت نمایی شده است. در این مقاله، تحلیل برخی تکنیک های کاهش نشتی و مقایسه ی آنها با تکنیک پیشنهادی برای کاستن از توان نشتی، با ترکیب نمودن حالات خواب و گالئور (Galeor) ارائه شده است، این ترکیب نمودن موجب کاهش مصرف متوسط توان برای ولتاژ آستانه-ی زیاد و کم به ترتیب در گیت Nand پایه به مقادیر ۳۶.۴۷% و ۴۹.۰%، در پشته ی اجباری به مقادیر ۶۲.۹۰% و ۷۰.۱۸%، در ترانزیستور Sleep با ولتاژ آستانه ی کم به مقادیر ۳۳.۳۰% و ۴۶.۳۹%، در ترانزیستور Sleep با ولتاژ آستانه ی زیاد به مقادیر ۴۷.۶۶% و ۵۷.۹۳%، در نگه دارنده ی مُد خواب به مقادیر ۵۸.۹۲% و ۶۶.۹۸% می شود.

کلمات کلیدی: جریان نشتی زیر آستانه | پشته سازی ترانزیستور | مصرف توان | CMOS | ژرف زیرمیکرون

عنوان انگلیسی:

A Novel Approach for Leakage Power Reduction in Deep Submicron Technologies in CMOS VLSI Circuits

~~en~~ writers :

Ajay Kumar Dadoria, Kavita Khare , R. P. Singh

Leakage currents are one of the major design
concerns in Deep sub-micron (DSM) technology due to rapid
integration of semiconductor industries by reducing the
transistor size. Many parameter has been reduces with
technology scaling such as Threshold voltage, oxide thickness,
channel length and supply voltage (Vdd) has been reduced to keep
power consumption under control. As a consequence, the
transistor threshold voltage (Vth) is also scaled down to maintain
the drive current capability and to achieve performance
improvement when reducing the technology node. However, the
threshold voltage reduction increases sub-threshold current
exponentially. In this paper analysis of some of the leakage
reduction technique and compare them with proposed technique
for mitigating the leakage power, with the combination of sleep
with Galeor which reduces the average power consumption for
low and High Vth in Basic Nand Gate 36.47% & 49.0%, Force
Stack 62.90% & 70.18%, Sleep Transistor with Low Vth 33.30%
& 46.39%, High Vth 47.66 % & 57.93%, sleepy Keeper 58.92% &
۶۶.۹۸ % respectively.

Keywords: Sub threshold leakage current | transistor stacking | power consumption | CMOS | Deep Submicron

$$en!!