فایل ورد کامل تشخیص خطای همزمان جمع کننده بر اساس محاسبات خروجی دو مسیری

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل تشخیص خطای همزمان جمع کننده بر اساس محاسبات خروجی دو مسیری،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۲۶ صفحه

این مقاله یک روش تشخیص خطای همزمان (CED) را برای بخش بیتی جمع کننده ارائه می کند. روش ارائه شده شامل محاسبه مجموع و حمل بیت ها به دو روش جایگزین است، به طوری که گسل گذرا با نتایج تشخیص (مجموع و انجام) به دست آمده از دو روش محاسبات مقایسه خواهد شد. این تکنیک برای کاهش میزان سخت افزار و هزینه مدار اضافی تلاش می کند. به منظور اجتناب از این مشکل از زمان اضافی ما نتیجه را هنگامی که برای اولین بار محاسبه تمام شده است به طوری که محاسبه وابسته می تواند در اسرع وقت آغاز شود انتشار دادیم. برای اثبات کارآیی این روش، یک مدار، تکنولوژی CMOS استاندارد را در ۳۲nm شبیه سازی کرد و برخی از گسل گذرا به طور انتخابی به مدار وارد شدند. طرح پیشنهادی شامل ۱۲.۱۲ صرفه جویی در تعداد ترانزیستور در مقایسه با DMR (افزونگی مدولار دوگانه) طراحی است.

کلمات کلیدی: جمع کننده | تشخیص خطای همزمان | محاسبات تکراری | خطا گذرا

عنوان انگلیسی:

Concurrent Error Detection Adder Based On Two Paths Output Computation

~~en~~ writers :

Chiraz Khedhiri, Mouna Karmani, Belgacem Hamdi, Ka Lok Man

This paper presents a concurrent error detection
(CED) technique for a bit-slice of a full-adder. The proposed
method involves computing the sum and carry bits in two
alternative ways so that transient faults will be detected by
comparing the results (Sum and Carry out) obtained from the
two computing paths. This technique attempts to reduce the
amount of extra hardware and cost of the circuit. In order to
avoid the problem of extra time we will propagate the result
when the first computation is finished so that dependent
computation can commence execution as soon as possible.
To prove the efficiency of the proposed method, the circuit is
simulated in standard CMOS 32nm technology and some
transient faults are voluntary injected in the Layout of the
circuit. The proposed design involves 12.12% saving in
transistor count compared to DMR (Dual Modular
Redundancy) style design.

Keywords: adder | concurrent error detection | duplicate computation | transient fault

$$en!!