فایل ورد کامل معماری کارامد اندازه متغیر HEVC 2D-DCT برای پایگاه های FPGA

توجه : به همراه فایل word این محصول فایل پاورپوینت (PowerPoint) و اسلاید های آن به صورت هدیه ارائه خواهد شد

این مقاله، ترجمه شده یک مقاله مرجع و معتبر انگلیسی می باشد که به صورت بسیار عالی توسط متخصصین این رشته ترجمه شده است و به صورت فایل ورد (microsoft word) ارائه می گردد

متن داخلی مقاله بسیار عالی، پر محتوا و قابل درک می باشد و شما از استفاده ی آن بسیار لذت خواهید برد. ما عالی بودن این مقاله را تضمین می کنیم

فایل ورد این مقاله بسیار خوب تایپ شده و قابل کپی و ویرایش می باشد و تنظیمات آن نیز به صورت عالی انجام شده است؛ به همراه فایل ورد این مقاله یک فایل پاور پوینت نیز به شما ارئه خواهد شد که دارای یک قالب بسیار زیبا و تنظیمات نمایشی متعدد می باشد

توجه : در صورت مشاهده بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل می باشد و در فایل اصلی فایل ورد کامل معماری کارامد اندازه متغیر HEVC 2D-DCT برای پایگاه های FPGA،به هیچ وجه بهم ریختگی وجود ندارد

تعداد صفحات این فایل: ۲۱ صفحه

نتیجه گیری
این مقاله طراحی معماری مساعد FPGA ِ D-DCT در اندازه ی متغیر را برای استاندارد HEVC ارائه میدهد. اندازه های ×، ×، × و × D-DCT در یک معماری جاسازی میشود. این ویژگی، اندازه های DCT چند گانه را برای تقسیم سخت افزاری تقسیم کرده و مورد استفاده مجدد قرار میدهد. متدولوژی ارائه شده به طور کارامدی محاسبه ی D-DCT را پیش میبرد که متناسب با مولفه ها و مشخصات داخلی پایگاه های FPGA میباشد. جزئیات معماری مدار و نمودار زمانبندی در این اثر توصیف شده اند. معماری ارائه شده در چندین پایگاه FPGA اجرا شده است. نتایج همگذاری و شبیه سازی نشان میدهد معماری ارائه شده، دارای مزایای زیادی در هزینه سخت افزاری، فرکانس عملیات و بازده در مقایسه با کارهای قبلی در آثار مکتوب است. معماری پیشنهاد شده، میتواند برنامه های کاربردی زمان حقیقی K@30 fps UHD TV را با یک کاهش هزینه ی سخت افزاری -% حفظ کند.

عنوان انگلیسی:Efficient architecture of variable size HEVC 2D-DCT for FPGA platforms~~en~~

Conclusion

This paper presents a FPGA-friendly architecture design of variable size 2D-DCT for HEVC standard. 4 × , × , × and 32 × sizes of 2D-DCT are embedded in one architecture. This property enables multiple DCT sizes to share and reuse hardware resources. The proposed methodology efficiently proceeds 2DDCT computation to fit internal components and characteristics of FPGA platforms. Details of circuit architecture and timing diagram are described in this work. The proposed architecture has been implemented in several FPGA platforms. Synthesis and simulation results demonstrate that the proposed architecture has great advantages in hardware cost, operating frequency and throughput, in contrast with prior works in literature. The proposed architecture is able to sustain 4 K@30 fps UHD TV real-time encoding applications with a reduction of 31–% in hardware cost.

$$en!!